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14 nm 공정

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목차

1. 개요

14 nm 공정은 반도체 제조 공정 기술의 한 종류로, 14 나노미터 크기의 트랜지스터를 집적하는 기술을 의미한다. 이 기술은 전자 빔 리소그래피의 한계와 저유전율 절연막 손상 등의 기술적 제약으로 인해 개발에 어려움이 있었다. 2010년경 Tela Innovations와 Sequoia Design Systems가 이중 노출 방식을 개발했고, 삼성전자, 시놉시스, 멘토 그래픽스, IBM 등이 관련 기술 개발에 참여했다. 2011년 인텔은 14nm 제조 공장 건설 계획을 발표했으나, 이후 기존 시설을 업그레이드하는 방향으로 전환했다. 14nm 공정은 FinFET, 멀티 패터닝, 저유전율 절연막 기술을 특징으로 하며, 삼성전자, TSMC, 인텔, 글로벌파운드리스, SMIC 등 주요 반도체 제조사들이 각기 다른 세부 공정 노드를 개발하여 상용화했다.

2. 역사

14/16nm 공정 개발은 여러 기업과 연구소의 노력으로 이루어졌다.

2013년 9월, 인텔은 브로드웰 CPU를 사용하는 울트라북 노트북을 시연했고, 브라이언 크르자니치 CEO는 연말까지 출하될 것이라고 말했다.[24] 그러나 2014년 2월, 출하는 4분기까지 연기되었다.[25]

2014년 8월, 인텔은 14nm 제조 공정으로 제조된 최초의 제품인 차세대 코어 M 프로세서의 세부 사항을 발표했다. 인텔은 14nm 기술이 2세대 트라이게이트 트랜지스터를 사용하여 업계 최고의 성능, 전력, 집적도 및 트랜지스터당 비용을 제공한다고 밝혔다.[26]

2018년, 인텔은 14nm 팹 생산 능력 부족을 발표했다.[27]

2016년 8월 2일, 마이크로소프트는 Xbox One S를 출시했는데, 이 제품은 TSMC의 16nm 기술을 사용했다.

2017년 10월 출시된 NEC SX-오로라 TSUBASA 프로세서는[40] TSMC의 16nm FinFET 공정을 사용했으며, NEC SX 슈퍼컴퓨터와 함께 사용하도록 설계되었다.[41]

2018년 9월, 엔비디아는 TSMC의 12nm 공정으로 제작되었고 평방 밀리미터당 2,467만 개의 트랜지스터 밀도를 가진 튜링 기반 GPU를 출시했다.[43]

2. 1. 배경

14 nm 장치의 해상도는 전자빔 리소그래피를 포함한 레지스트에서도 달성하기 어렵다. 또한, 전리 방사선의 화학적 영향은 신뢰할 수 있는 해상도를 약 30 nm로 제한하며, 이는 현재 최첨단 액침 리소그래피를 사용하여 달성할 수 있다. 하드마스크 재료와 다중 패터닝이 필요하다.[6]

더 중요한 제약은 low-k 재료에 대한 플라즈마 손상에서 비롯된다. 손상 정도는 일반적으로 20 nm 두께이지만 최대 100 nm까지 증가할 수 있다. low-k 재료가 더 다공성이 될수록 손상 민감도가 악화될 것으로 예상된다. 비교를 위해 제약이 없는 실리콘의 원자 반경은 0.11 nm이다. 따라서 약 90개의 Si 원자가 채널 길이에 걸쳐 있어 상당한 누설 전류가 발생한다.[7]

Tela Innovations와 Sequoia Design Systems는 2010년경 "16 nm"/"14 nm" 노드를 위해 이중 노출을 허용하는 방법론을 개발했다. 삼성전자와 시놉시스도 당시 "22 nm" 및 "16 nm" 설계 흐름에서 이중 패터닝을 구현하기 시작했다. 멘토 그래픽스는 2010년에 "16 nm" 테스트 칩을 테이프 아웃했다고 보고했다.[8][9][10] 2011년 1월 17일, IBM은 ARM과 협력하여 "14 nm" 칩 처리 기술을 개발한다고 발표했다.[11]

2011년 2월 18일, 인텔은 "14 nm" 제조 공정과 최첨단 300 mm 웨이퍼를 사용하여 칩을 제조하도록 설계된 새로운 50억달러 규모의 반도체 제조 공장을 애리조나에 건설할 것이라고 발표했다.[12][13] 새로운 제조 공장의 이름은 Fab 42로, 2011년 중반에 건설이 시작될 예정이었다. 인텔은 이 새로운 시설을 "세계에서 가장 진보된 대량 생산 시설"이라고 칭하며 2013년에 가동될 것이라고 말했다. 그 이후 인텔은 이 시설의 개장을 연기하고 대신 기존 시설을 업그레이드하여 14nm 칩을 지원하기로 결정했다.[14] 2011년 5월 17일, 인텔은 제온, 인텔 코어, 인텔 아톰 제품군에 대한 "14 nm" 트랜지스터를 포함하는 2014년 로드맵을 발표했다.[15]

2. 2. 기술 개발

1990년대 후반, 히타치 중앙 연구소의 히사모토가 이끄는 일본 연구팀은 TSMC의 후청밍과 여러 UC 버클리 연구자들을 포함한 국제 연구팀과 협력하여 FinFET 기술을 개발하였다. 1998년에 이들은 17nm 공정 소자 제작에 성공했고, 2001년에는 15nm FinFET 공정을 개발했다.[16] 2002년에는 UC 버클리 연구팀이 10 nm 게이트 길이를 가진 FinFET 소자를 시연했다.[16][17]

2005년, 도시바는 사이드월 스페이서 공정을 사용하여 15 nm 게이트 길이와 10 nm 핀 폭을 갖는 15 nm FinFET 공정을 시연했다.[18] 2007년 12월, 도시바는 15 나노미터 얇은 선을 사용한 프로토타입 메모리 장치를 선보였다.[20]

2009년 12월, 대만 정부 소유의 국립 나노 장치 연구소는 "16 nm" SRAM 칩을 생산했다.[21]

2011년 9월, 하이닉스는 "15 nm" 낸드(NAND) 셀 개발을 발표했다.[22]

2012년 12월, 삼성전자는 "14 nm" 칩을 테이프 아웃(tape out)했다.[23]

2. 3. 상용화

2013년, SK하이닉스는 16nm 낸드 플래시 양산을 시작했고,[28] TSMC는 16nm FinFET 생산을 시작했으며,[29] 삼성전자는 10nm급 낸드 플래시 생산을 시작했다.[30]

2014년 9월 5일, 인텔은 저 TDP 코어 M 제품군에 속하는 최초의 세 가지 브로드웰 기반 프로세서인 코어 M-5Y10, 코어 M-5Y10a, 코어 M-5Y70을 출시했다.[31]

2015년 2월, 삼성전자는 자사의 주력 스마트폰인 갤럭시 S6 및 S6 엣지에 14nm 엑시노스 SoC가 탑재될 것이라고 발표했다.[32] 같은 해 3월 9일, 애플은 2015년 초 맥북 및 맥북 프로를 출시했는데, 이 제품에는 14nm 인텔 프로세서가 사용되었다.[33][34] 같은 해 9월 25일, 애플은 아이폰 6S & 6S Plus를 출시했는데, 이 제품에는 삼성전자의 14nm 및 TSMC의 16nm으로 제작된 데스크톱급 A9 칩이 탑재되었다.[35]

2016년 5월, 엔비디아는 파스칼 아키텍처를 기반으로 한 지포스 10 시리즈 GPU를 출시했는데, 이 아키텍처에는 TSMC의 16nm FinFET 기술과 삼성전자의 14nm FinFET 기술이 통합되었다.[36][37] 같은 해 6월, AMD는 폴라리스 아키텍처를 기반으로 한 라데온 RX 400 GPU를 출시했는데, 이 아키텍처에는 삼성전자의 14nm FinFET 기술이 통합되었다. 당시 이 기술은 글로벌파운드리스에 이중 소스 공급을 위해 라이선스되었다.[38]

2017년 3월 2일, AMD는 젠 아키텍처를 기반으로 한 라이젠 CPU를 출시했는데, 이 CPU는 삼성전자의 14nm FinFET 기술을 통합했으며, 이 기술은 이전에 글로벌파운드리스에서 제작하기 위해 글로벌파운드리스에 라이선스되었다.[39]

2018년 7월 22일, 글로벌파운드리스는 삼성전자의 14LP 공정을 기반으로 한 12nm Leading-Performance (12LP) 공정을 발표했다.[42]

3. 주요 기술 특징

14/16nm 공정은 FinFET(핀펫) 트랜지스터 구조를 채택하여 누설 전류를 줄이고 성능을 향상시켰다. 멀티 패터닝, 저유전율 절연막 등 다양한 기술을 적용하여 집적도를 높이고 성능을 개선했다.

4. 14/16nm 공정 노드

여러 반도체 제조사들이 다양한 14/16nm 공정 노드를 개발하여 제품을 생산했다. 다음은 각 제조사별 14/16nm 공정 노드에 대한 정보이다.

삼성TSMC인텔글로벌파운드리스SMIC
공정 이름14LPE14LPP11LPP16FinFET영어 (16 nm)16FinFET Plus영어 (16 nm)16FinFET Compact영어 (16 nm)12FinFET Compact영어 (12 nm)14 nm14 nm +14 nm ++14Low Power Plus영어 (14 nm)12Leading-Performance영어 (12 nm)14 nm
트랜지스터 집적도 (MTr/mm2)32.94[42]54.38[42]28.88[48]33.8[49]37.5[50]44.67[52]30.59[42]36.71[42]30[53]
트랜지스터 게이트 피치 (nm)7878888888708484
인터커넥트 피치 (nm)6767707070525252
트랜지스터 핀 피치 (nm)494945454542424248
트랜지스터 핀 폭 (nm)88888
트랜지스터 핀 높이 (nm)~38~38373737424242
생산 연도2014 Q4[54]2016 Q1[55]2018 H2[56]2013 Q4 위험 생산
2014 생산		2015 Q32016 Q220172014 Q3[57]2016 H2[58]201620182019



숫자가 낮을수록 좋으며, 트랜지스터 집적도는 예외로 숫자가 높을수록 좋다.[61] 트랜지스터 게이트 피치는 CPP(접촉 폴리 피치)라고도 하며, 인터커넥트 피치는 MMP(최소 금속 피치)라고도 한다.[62]

참조

[1] 웹사이트 No More Nanometers – EEJournal https://www.eejourna[...] 2020-07-23
[2] 웹사이트 A Brief History of Process Node Evolution https://www.design-r[...] 2019-07-09
[3] 웹사이트 14nm, 7nm, 5nm: How low can CMOS go? It depends if you ask the engineers or the economists... https://www.extremet[...]
[4] 웹사이트 Exclusive: Is Intel Really Starting To Lose Its Process Lead? 7nm Node Slated For Release in 2022 https://wccftech.com[...] 2016-09-10
[5] 웹사이트 Life at 10nm. (Or is it 7nm?) And 3nm - Views on Advanced Silicon Platforms https://www.eejourna[...] 2018-03-12
[6] 논문 Sidewall damage in silica-based low-''k'' material induced by different patterning plasma processes studied by energy filtered and analytical scanning TEM
[7] 논문 Detection of nanoscale etch and ash damage to nanoporous methyl silsesquioxane using electrostatic force microscopy
[8] 논문 16nm with 193nm immersion lithography and double exposure
[9] 논문 Implementing and validating double patterning in 22-nm to 16-nm product design and patterning flows
[10] 웹사이트 Mentor moves tools toward 16-nanometer http://www.eetimes.c[...] EETimes 2010-08-23
[11] 웹사이트 IBM and ARM to Collaborate on Advanced Semiconductor Technology for Mobile Electronics http://www-03.ibm.co[...] 2011-01-17
[12] 웹사이트 Intel to build fab for 14-nm chips http://www.eetimes.c[...] EE Times 2011-02-22
[13] 웹사이트 Update: Intel to build fab for 14-nm chips https://www.eetimes.[...]
[14] 뉴스 Intel shelves cutting-edge Arizona chip factory https://www.reuters.[...] 2014-01-14
[15] 웹사이트 Implementing and validating double patterning in 22-nm to 16-nm product design and patterning flows http://www.anandtech[...] 2011-05-17
[16] 웹사이트 FinFET: History, Fundamentals and Future https://people.eecs.[...] Symposium on VLSI Technology Short Course 2012-06-11
[17] 서적 Digest. International Electron Devices Meeting 2002-12
[18] 학회발표 Sidewall transfer process and selective gate sidewall spacer formation technology for sub-15nm FinFET with elevated source/drain extension
[19] 뉴스 Intel scientists find wall for Moore's Law https://www.zdnet.co[...] ZDNet 2003-12-01
[20] 웹사이트 15 Nanometre Memory Tested http://www.theinquir[...]
[21] 웹사이트 16nm SRAM produced – Taiwan Today http://www.taiwantod[...] taiwantoday.tw 2009-12-16
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[24] 뉴스 Intel reveals 14nm PC, declares Moore's Law 'alive and well' https://www.theregis[...] The Register 2013-09-10
[25] 웹사이트 Intel postpones Broadwell availability to 4Q14 http://www.digitimes[...] Digitimes.com 2014-02-12
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[28] 웹사이트 History: 2010s https://www.skhynix.[...]
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